현재 반도체 산업은 실리콘 기반 CMOS(Complementary Metal-Oxide Semiconductor) 기술의 한계에 직면해 있다. 수 나노미터(nm) 공정에서 성능과 집적도 향상이 더뎌지면서 대체 기술로 2D 반도체가 부상했다. 원자 두께의 얇은 층에서도 전기적 특성이 유지되는 2D 반도체는 삼성, TSMC, 인텔, IMEC 등 주요 기업들이 2030년대 중반 이후 채택을 목표로 대규모 연구개발을 진행 중이다.
그러나 상용화를 가로막는 가장 큰 과제는 게이트 스택 공정으로 꼽히며, 이 문제 해결 없이는 상용화가 불가능하다는 평가다.
게이트 스택은 전류 흐름을 제어하는 트랜지스터 핵심 구조로, 유전체와 금속을 적층해 만든다. 기존 실리콘 공정을 그대로 적용할 경우 유전체 품질 저하, 계면 결함, 전류 누설 문제가 발생한다. 이를 극복하지 못하면 성능과 안정성 확보가 어렵다.
서울대학교 공과대학 전기·정보공학부 이철호 교수(교신저자) 연구팀이 차세대 반도체로 주목받는 2차원(2D) 반도체 트랜지스터의 핵심 구조인 게이트 스택(gate stack)의 발전 방향을 제시했다. 이번 성과는 국제 학술지 ‘네이처 일렉트로닉스(Nature Electronics, IF=40.9)’에 9월 11일 게재됐다.
다섯 가지 게이트 스택 형성 방식 제시
이철호 교수 연구팀은 다섯 가지 게이트 스택 형성 방식을 정리해 성능 지표별로 분석했다. ▲반데르발스(vdW) 계열 유전체 ▲자연 산화 유전체 ▲결정 유전체 전사(quasi-vdW) ▲시드층 기반 고유전막 형성(vdW-seeded) ▲기존 공정 호환(non-vdW-seeded) 방식으로 분류하고, 계면 결함, 산화막 두께, 임계 전압, 구동 전압 등을 국제반도체기술로드맵(IRDS) 목표와 비교했다. 이를 통해 학계와 산업계가 참고할 수 있는 개발 로드맵을 제시했다.
또한 연구팀은 강유전체(ferroelectric) 소재 삽입을 통한 게이트 스택 확장 가능성을 제안했다. 강유전체는 외부 전기장 없이도 분극이 유지돼 초저전력 로직, 비휘발성 메모리, 인-메모리 컴퓨팅 구현에 활용될 수 있다. 아울러 BEOL(Back-End-of-Line) 공정 호환성, 400℃ 이하 저온 증착, 웨이퍼 균일성, 장기 신뢰성 등 상용화의 필수 조건을 구체적으로 제시하며 산업 적용성을 강조했다.
이번 연구는 2D 반도체 게이트 스택 성능을 정량적으로 평가하고 IRDS 목표와 연결해 분석함으로써 차세대 반도체 개발의 방향성을 제시했다. 초저전력·고성능 트랜지스터 구현뿐 아니라, 3차원 모노리식 적층과 BEOL 공정 고려까지 포함한 실용적 청사진으로 평가된다.
이철호 교수는 “2D 트랜지스터 상용화의 가장 큰 걸림돌은 고품질 게이트 스택 구현”이라며 “이번 연구는 이를 극복하기 위한 표준적 청사진을 제시했다는 점에서 학문적·산업적으로 큰 파급력을 지닌다. 앞으로 산학 협력을 통해 집적 및 상용화 연구를 확대하겠다”고 말했다.
연구팀은 단순 이론을 넘어 소자 제작과 공정 통합까지 포함한 연구를 이어가고 있다. 제1저자인 김연호 박사는 서울대 전기·정보공학부 박사후연구원으로, 2D 반도체 기반 트랜지스터의 금속 접합 및 게이트 스택 연구를 수행하고 있다. 이번 성과를 토대로 차세대 반도체 소자 분야에서 리더십을 강화할 것으로 기대된다.
본 연구는 과학기술정보통신부의 차세대 지능형반도체 개발사업과 나노·소재기술 개발사업의 지원을 받았으며, 대학원생들은 BK21 Four와 인공지능반도체대학원의 지원을 받았다.
서울대 이철호 교수팀의 이번 연구는 2D 반도체 게이트 스택 상용화를 앞당길 기술적 청사진으로 평가된다. 초저전력, 고성능, 고집적 ICT 인프라 구현의 기반을 마련함으로써 인공지능 반도체, 모바일 칩, 서버용 칩 등 차세대 ICT 산업 전반에 큰 파급 효과를 미칠 전망이다. 이번 성과는 한국 연구진이 글로벌 반도체 미래 기술 논의에서 주도적 위치를 차지하고 있음을 보여준다.