전세계적으로 높은 성능과 낮은 전력소비를 보다 작은 점유면적으로 제공하는 IC에 대한 수요가 커지고 있어 IC 설계에2.5D 및 3D 구성과 같은 정교한 패키징 기술이 적용되고있다. 이러한 기술은 증가된 I/O 및 회로 밀도를 갖는 다양한 기능의 IC를 하나 이상 결합시키는데, 이를 위해서는 다수의 어셈블리 및 LVS, 연결성, 지오메트리 및 컴포넌트 간격 시나리오를 생성하고 검토할 수 있어야 한다.

글로벌 소프트웨어 기업 지멘스 디지털 인더스트리(CEO Tony Hemmelgarn)가 글로벌 반도체 패키징·테스트 위탁 기업 SPIL(Siliconware Precision Industries)과 협력해 새로운 IC 패키지 어셈블리 플래닝 및 3D LVS(Layout versus Schematic, 레이아웃 - 회로도 설계 일치) 검증 워크플로우를 개발했다고 7일 발표했다.

이번에 개발된 3D 검증 워크플로우는 IC 패키징 기술 ‘팬아웃 웨이 퍼 레벨패키지(FOWLP)’가 적용됐다. 또한 SPIL은 고객이 첨단 패키징 기술 적용 관련문제를 해결할 수 있도록 지멘스 소프트웨어를 이용해 패키지 플래닝과 첨단 팬아웃 제품군의3D 패키지 어셈블리 검증 LVS에 적용하였다. 

A.J. 인코르바이아(A.J. Incorvaia) 지멘스 디지털 인더스트리 소프트웨어의 EBS(Electronic Board Systems) 부문 부사장(SVP)은 “지멘스는 SPIL과 협력해 이들의 첨단 패키징 기술에 필요한 워크플로우와 기술을 정의하고 제공하게 됐다. 고객들이 복잡한 설계를 개발할 때 SPIL과 지멘스는 갈수록 더 정교해지는 설계를 시장에 출시하는 데 필요한 첨단 워크플로우를 제공할 수 있다.”고 밝혔다.

유 포 왕(Yu Po Wang) SPIL의 CRD 부문 부사장은 “우리의 해결 과제는 포괄적인 3D LVS를 포함하는 입증된 첨단 패키징 어셈블리 플랜 및 검증 워크플로우를 개발해 적용하는 것이었다. 지멘스는 이 분야에서 인정받는 선두 업체로서 강력하고 입증된 워크플로우를 갖추고 있다. 이를 우리 생산 부문의 팬아웃 제품군 기술 검증에 사용할 것이다.”고 전했다.